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  • 一种优化低电压SRAM灵敏放大器时序的4T双复制位线延迟技巧

    来源:www.shuoshisheng.net 发布时间:2020-01-30

    1简介

    低压sram以其超低功耗在移动设备、无线局域网、便携式生物医学等领域得到了广泛的应用。位线放电是sram读取周期中最耗时的过程。通常,灵敏放大器(sa)放大位线对上的小电压差以实现高速操作。如果感测放大器启用信号(SAE)在位线电压差大于感测放大器的偏移电压之前到达,则会出现感测放大器的输出。读取失败,否则会增加不必要的访问时间和功耗。因此,在高速低功耗sram中获得较好的sae定时是非常重要的。但是,在较低的电源下,SAE定时会发生变化。电压会下降。为了减小sae的定时变化,一些学者提出了复制位线(rbl)技术[1-2]。复制单元和复制位线用于确定sae定时,其延迟跟踪在sram阵列中。正常位线。然而,由于标度技术的发展,晶体管vth的随机变化将变得更加严重。rbl技术无法跟踪vth的变化,会使sram的接入时间不断恶化,特别是在低电源电压下。为了减小sae在低电源电压下的定时变化,提出了4t双拷贝位线延迟技术。本设计基于传统的复制位线技术。添加另一个拷贝位行并提出一个新的4t拷贝单元不仅减少了sae的定时变化,而且还减少了区域开销。

    2传统的拷贝位线设计和现有技术

    如图1所示,传统复制位线设计的复制单元使用附加列来生成SAE信号。在读取操作开始时,将复制位线和读取器线预充电到电源电压。首先,读取控制信号和读取器行信号分别同时激活复制单元和存储单元。然后,激活复制位线和正常位线的电压。当复制位线电压降至反相器逻辑输入VTH以下时,SAE电压将上升并开始生效。同时,如果正常位线电压差大于敏感放大器的失调电压,则输出正确;否则,读取操作将失败。可以配置复制位线技术。该技术可以有效减少SAE的时序变化,但需要对每个SRAM进行额外的切片测试。

    q由于此设计的测试成本过高,因此使该技术难以应用于实际设计中。在多级复制位线技术中,将复制位线分为多个级别,并插入前级和后级反相器之间。这种设计的缺点在于,当复制单元固定时,复制位线和正常位线之间的延迟差将变大,因为在低压操作期间插入了反相器的栅极延迟。另外,为了减小大的随机VTH变化,该技术的阶段数也将变得非常大。图1传统的复制位线技术控制时序数字复制位线技术,以减少SAE的时序变化。缺点是,随着复制单元数量的增加,定时乘法器电路(TMC)的量化噪声也会增加。最后,由于设计的复制单元数量具有最佳值,因此限制了时序变化的进一步减小。多级并行复制位线延迟累积技术可以有效地减少SAE的时序变化。该设计在每个阶段都有足够的复制单元,并行使用多级复制位线,然后量化每个阶段的复制位线延迟,并进行定时累加电路(TAC)进行加法运算。缺点是,随着复制单元数量的增加,量化噪声变大。此外,时序累加电路大大增加了面积开销。

    3提出了4t双拷贝位线延迟技术。本文提出了4t双拷贝位线延迟技术。图2显示了拟议设计和传统设计的延迟分布。在传统的设计中,只有一条复制位线产生sae。延时定时信号。复制比特线路延迟由总负载电容cbitline和复制单元放电电流nicell决定。在所提出的设计中,每个冗余单元和副本单元有两个位线条目来连接两个副本位线。其中,两个副本位线并行连接。因此,与传统设计相比,所提出的复制单元的位线电容负载和放电电流分别为2cbitline和2nicell,但是sae定时延迟的平均值没有变化。然而,由于放电路径的增加,设计中sae定时的标准偏差σ降低到了常规设计的1/2。图3示出了图2的常规设计以及常规副本单元和提议的4t副本单元的示意图。在传统的设计中,使用六个mos晶体管来实现复制单元。N3的栅极输入与电源电压相连。晶体管n3和n4形成放电路径,并使位线连接在一起。在所提出的设计中,复制单元只需要4个nmos晶体管,但有两个放电路径(n1-n4实现)。N2和N3的栅极输入连接到电源。两次放电路径大大减小了sae的定时变化。4模拟结果图4显示了传统设计和建议设计的蒙特卡罗模拟结果。模拟条件为:0.6v电源电压、tt处理角度、27℃和64行存储单元。

    传统设计和拟议设计的复制单元数量均为2。从图4可以看出,拟议设计的SAE时序变化的标准偏差为2.16 ns,比标准设计的SAE时序变化的标准偏差低30.8%。传统的复制位线设计。表1列出了传统的复制位线设计以及在不同电源电压下SAE时序变化的建议标准偏差。从表1可以看出,与传统的复制位线设计相比,本文提出的设计在不同的电源电压下有所减小。 SAE时序变化的标准偏差。由于缩放技术的进一步深化,该过程将更加随机地变化,并且使用此设计将极大地缩短访问时间,尤其是在低电源电压下。在余量的情况下,理想的循环时间通常是SAE时序延迟的两倍。对于SAE时序裕度,传统的设计周期时间和建议的设计周期时间是标准偏差的三倍。在0.6V电源电压下,传统的复制位线设计的时序裕度为18.72 ns。与传统的复制位线设计相比,建议的时序余量减少了5.76 ns,其周期时间减少了12.3%。在设计中添加新的位线副本将导致额外的功耗,但是这种功耗代价是可以接受的,这是在SAE时序变化的显着减少与面积减小之间的权衡复制单元。功耗与电源电压成正比。较高的电源电压会导致较高的功耗。这种设计在较低的电源电压下具有更大的优势。

    5个结论

    本文提出了一种4T双拷贝位线延迟技术,该技术可优化低压SRAM读出放大器的时序。与以前的工作不同,这种设计不仅减少了SAE的时序变化,而且在某种程度上减少了区域开销。仿真使用TSMC65nm工艺技术,与传统的复制位线设计相比,采用0.6V电源电压和不同的复制单元,SAE时序变化减少了26.6%至32.3%,读取周期减少了12.3%

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